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    本發明一實施例提供一種互補式金氧半導體裝置，包括：一基板，包括一隔離區圍繞一P型主動區及一N型主動區；一N型金屬閘極電極，包括在該N型主動區上的一第一金屬組成；以及一P型金屬閘極電極，包括在該P型主動區上的一主體部分，以及在該隔離區上的一端蓋部分，其中該端蓋部分包括該第一金屬組成，且該主體部分包括不同於該第一金屬組成的一第二金屬組成。
    公开号:TW201306234A
    申请号:TW100136014
    申请日:2011-10-05
    公开日:2013-02-01
    发明作者:Ming Zhu；Bao-Ru Young；Harry-Hak-Lay Chuang
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L21-00
    专利说明:
    互補式金氧半導體裝置及其製造方法
    本發明係有關於積體電路的製造，且特別是有關於一種金屬閘極結構。
    隨著技術節點(node)的縮小，在一些積體電路設計中，係利用金屬閘極電極取代多晶矽閘極電極，以在較小的元件尺寸下提升裝置性能。「後閘極(gate last)」製程為用以形成金屬閘極結構的製程之一，其閘極結構在「最終(last)」製造以減少後續製程，包括必須在閘極形成之後進行的高溫製程。
    然而，上述結構及製程應用於互補式金氧半(CMOS)電晶體的製造極具挑戰性。當閘極長度及裝置間的距離縮小，此問題更加嚴重。例如，在「後閘極(gate last)」的製程中，由於在濕/乾蝕刻虛設帶狀物(dummy strip)後會在層間介電層(inter-layer dielectric layer；ILD)中產生不欲得的凹陷，使得相鄰的電晶體間難以完美的隔離。這些在層間介電層的凹陷在後續製程中變成金屬的容納處(receptale)，而導致電路短路及/或裝置失效的可能性。
    本發明一實施例提供一種互補式金氧半導體裝置，包括：一基板，包括一隔離區圍繞一P型主動區及一N型主動區；一N型金屬閘極電極，包括在該N型主動區上的一第一金屬組成；以及一P型金屬閘極電極，包括在該P型主動區上的一主體部分，以及在該隔離區上的一端蓋部分，其中該端蓋部分包括該第一金屬組成，且該主體部分包括不同於該第一金屬組成的一第二金屬組成。
    本發明另一實施例提供一種互補式金氧半導體裝置的製造方法，包括：提供一基板包括一隔離區圍繞一P型主動區及一N型主動區；在一層間介電(ILD)層中，在該P型主動區及該隔離區形成一第一虛設帶狀物，以及在該N型主動區形成一第二虛設帶狀物；移除該第一虛設帶狀物的一第一部分，以在該層間介電層中形成一第一開口延伸至該P型主動區的全部寬度上；以一第二金屬組成填入該第一開口；移除該第一虛設帶狀物的一第二部分，以在該層間介電層中具有一接觸區段連接該第一開口的該隔離區上形成一第二開口，以及移除該第二虛設帶狀物以在該層間介電層中形成一第三開口延伸至該N型主動區的整體長度上；以及以不同於該第二金屬組成的一第一金屬組成填入該第二及第三開口。
    為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
    以下依本發明之不同特徵舉出數個不同的實施例。本發明中特定的元件及安排係為了簡化，但本發明並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本發明在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。
    第1圖為根據本發明各種實施例，包含金屬閘極結構210(如第2圖所示)的互補式金氧半(CMOS)半導體裝置200的製造方法100。第2圖為根據本發明各種實施例，包含金屬閘極結構210的CMOS半導體裝置200的上視圖。第3A-3F圖為CMOS半導體裝置200沿著第2圖的a-a線在各製造階段的剖面圖。應注意可利用CMOS技術製程形成部分CMOS半導體裝置200。因此，在第1圖的方法100之前、之間、之後可進行其他額外的製程，且其他製程在此僅簡略描述。此外，為了更了解本發明，第1至3F圖已經過簡化。例如，雖然圖中顯示CMOS半導體裝置200的金屬閘極結構210，應了解CMOS半導體裝置200可為積體電路(IC)的一部分，其可包括許多其他裝置包括電阻、電容、電感、保險絲等。
    第2圖為利用「後閘極」製程所製造具有金屬閘極結構210的CMOS半導體裝置200的上視圖。提供基板202(如第3圖所示)，其包括由隔離區206所圍繞的P型主動區204p及N型主動區240n。CMOS半導體裝置200包括P型金氧半場效應電晶體(pMOSFET)200p以及N型金氧半場效應電晶體(nMOSFET)200n。
    nMOSFET由N型金屬閘極電極210n所形成，包括在N型主動區204n上的第一金屬組成210f。在一實施例中，第一金屬組成210f可包括N型功函數金屬。在一些實施例中，N型功函數金屬包括鈦(Ti)、銀(Ag)、鋁(Al)、鋁鈦(TiAl)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、或鋯(Zr)。在此實施例中，包括在N型主動區204n上的N型金屬閘極電極210n具有第二寬度W2介於10至30nm的範圍內，且延伸出N型主動區204n至隔離區206上。
    pMOSFET由P型金屬閘極電極210p所形成，包括在P型主動區204p上的主體部分(bulk portion)210b以及在隔離區206上的端蓋部分(endcap portion)210e，其中端蓋區210e包括第一金屬組成210f，且主體部分210b包括不同於第一金屬組成210f的第二金屬組成210s。在至少一實施例中，第二金屬組成210s可包括P型功函數金屬。在一些實施例中，P型功函數金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、或釕(Ru)。在此實施例中，在P型主動區204p上的P型金屬閘極電極210p具有第一寬度W1介於500至100nm，使得P型金屬閘極電極210p的第一寬度W1大於N型金屬閘極電極210n的第二寬度W2。在至少一實施例中，第一寬度W1對第二寬度W2的比值介於18至30。結合P型金屬閘極電極210p及N型金屬閘極電極210n，並在後續敘述中稱為金屬閘極結構210。
    參照第1至3A圖，方法100由步驟102開始，其中提供基板202，包括隔離區206圍繞P型主動區204p及N型主動區204n。基板202可包括矽基板。基板202可包括矽鍺(SiGe)、鎵砷(GaAs)、或其他適合的半導體材料。基板202可更進一步地包括其他元件，例如各種摻雜區、埋藏層、及/或磊晶層。此外，基板202可為在絕緣體上的半導體如絕緣層上有矽(silicon on insulator；SOI)。在其他實施例中，半導體基板202可包括摻雜磊晶層、梯度半導體層、及/或可更進一步包括半導體層位於另一種不同類型的半導體層上，例如矽層在矽鍺層上。在其他例子中，化合物半導體基板可包括多層矽結構(multilayer silicon)，或者矽基板可包括多層化合物半導體(multilayer compound semiconductor)結構。
    在此實施例中，半導體基板202可包括隔離區206圍繞著pMOSFET 200p的P型主動區204p以及nMOSFET 200n的N型主動區204n。主動區204p、204n可根據需要包括各種摻雜特徵。例如，P型主動區204p以N型摻質摻雜，例如磷或砷；N型主動區204n以P型摻質摻雜，例如硼或氟化硼(BF2)。
    隔離區206可形成在基板202上，以使各主動區204p、204n彼此隔離。隔離區206可利用隔離技術如局部矽化技術(local oxidation of silicon；LOCOS)或淺溝槽隔離技術(STI)，以定義並電性隔離各主動區204p、204n。在此實施例中，隔離區206包括淺溝槽隔離。隔離區206可包括隔離材料如氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluoride-doped silicate glass；FSG)、低介電常數介電材料、及/或前述之組合。可利用適當的製程形成隔離區206，在此實施例中為淺溝槽隔離。例如，淺溝槽隔離的形成可包括利用光微影製程圖案化半導體基板202，而後在基板202中蝕刻溝槽(例如，利用乾蝕刻、濕蝕刻、及/或電漿蝕刻製程)，並將介電材料填入溝槽(例如利用化學氣相沉積製程)。在一些實施例中，被填入的溝槽可含有多層結構，例如填入氮化矽或氧化矽的熱氧化襯層(thermal oxide llnear layer)。
    仍然參照第3A圖，閘極介電層208可形成在基板202上。在一些實施例中，閘極介電層208可包括氧化矽、氮化矽、氮氧化矽、或高介電常數(high-k)介電質。高介電常數介電質包括一些金屬氧化物。用以作為高介電常數介電質的金屬氧化物包括鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鉿(Hf)、鋁(Al)、鑭(La)、銫(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)、或前述之組合的氧化物。在此實施例中，閘極介電層208為高介電常數介電層，包括HfOx，其厚度介於約10至30埃。閘極介電層208的形成可利用適當的製程，例如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、熱氧化(thermal oxidation)、紫外光-臭氧氧化(UV-ozone oxidation)、或前述之組合。閘極介電層208可更包括界面層(interfacial layer)(未顯示)以降低閘極介電層208及基板202之間的損害。界面層可包括氧化矽。
    在後閘極(gate last)製程中，虛設閘極電極層308大體上形成在閘極介電層208上。在一些實施例中，虛設閘極層308可包括單一層或多層結構。在此實施例中，虛設閘極電極層308可包括多晶矽。此外，虛設閘極電極層308可為等量摻雜或梯度摻雜的多晶矽。虛設閘極電極層308的厚度可介於約30nm至60nm。虛設閘極層308的形成可利用低壓化學氣相沉積(LPCVD)製程。在至少一實施例中，低壓化學氣相沉積製程可在標準低壓化學氣相沉積爐(standard LPCVD furance)中進行，其溫度介於約580℃至650℃，壓力介於約200 mTorr至1 mTorr，並以矽烷(silane；SiH4)或二氯矽烷(dichlorosilane；SiH2Cl2)為矽的氣體來源。
    在第1圖方法100的步驟104中，在層間介電(inter-layer dielectric；ILD)層306中的P型主動區204p及隔離區206上形成第一虛設帶狀物308a，以及在N型主動層204n上形成第二虛設帶狀物308b，而形成第3B圖所示結構。
    在此實施例中，可藉由如旋轉塗佈等適當的製程以在虛設閘極電極層308上形成光阻層(未顯示)，以及藉由適當的微影圖案方法以在虛設閘極電極層308上形成圖案化光阻結構。在至少一實施例中，在P型主動區204p及隔離區206上的圖案化光阻圖案的寬度介於約500nm至1000nm。在另一實施例中，在N型主動區204n上圖案化光阻圖案的寬度介於約10nm至30nm。圖案化的光阻圖案可藉由乾蝕刻製程而轉移到虛設閘極電極層308，以在P型主動層204p及隔離區206上形成第一虛設帶狀物308a，以及在N型主動區204n上形成第二虛設帶狀物(dummy strip)308b。而後可剝除光阻層。
    應了解CMOS半導體裝置200可進行其他「後閘極」製程以及其他CMOS技術製程以形成CMOS半導體裝置200的各種元件。因此，在此僅簡略敘述各種元件。在「後閘極」製程中，可在形成P型金屬閘極電極210p及N型金屬閘極電極210n之前先形成CMOS半導體裝置200的各組件。各種組件可包括在主動區204n、204p中、且在第一虛設帶狀物308a及第二虛設帶狀物308b相對側的P型或N型淺摻雜源極/汲極(LDD)區(未顯示)以及P型及N型源極/汲極(S/D)區(未顯示)。在P型LDD區及S/D區的摻雜可為硼(B)或銦(In)，且N型LDD及S/D區的摻雜可為磷(P)或砷(As)。
    而後，在P型主動區204p、N型主動區204n及隔離區206上形成介電層，以形成第3B圖所示結構。介電層可包括單一層或多層結構。在至少一實施例中，圖案化介電層以在第一虛設帶狀物308a及第二虛設帶狀物308b之相對的側壁上形成閘極間隙物304。可藉由CVD製程沉積氧化矽、氮化矽、或其他適合的材料，以形成閘極間隙物304。
    而後，在閘極間隙物304、第一虛設帶狀物308a、第二虛設帶狀物308b及隔離區206上形成層間介電(ILD)材料。層間介電層材料可包括由高深寬比製程(high-aspect-ration process；HARP)以及高密度電漿(high-density-plasma；HDP)沉積製程所形成的氧化物。在層間介電層材料沉積後，可在層間介電層材料上進行化學機械研磨(chemical mechanical polishing；CMP)，以暴露出第一虛設帶狀物308a及第二虛設帶狀物308b。
    在此實施例中，在進行化學機械研磨製程後層間介電層剩餘的部分包括第一部分306_1及第二部分306_2在P型主動區204p及隔離區206上圍繞第一虛設帶狀物308a。此外，層間介電層材料剩餘的部分包括第二部分306_2及第三部分306_3在N型主動區204n上圍繞第二虛設帶狀物308b。因此，在P型主動區204p及隔離區206上的第一虛設帶狀物308a，以及在N型主動區204n上的第二虛設帶狀物308b共同界定層間介電層306。此外，第一虛設帶狀物308a包括第一部分308a_1及第二部分308a_2。
    在第1圖中的方法100的步驟106中，移除第一虛設帶狀物308a的第一部分308a_1，以在層間介電層306中形成延伸至P型主動區204a的整體長度上的第一開口310a，即第3C圖所示結構。在此實施例中，利用圖案化光阻層312作為罩幕，移除第一虛設帶狀物308a的第一部分308a_1，以在第一虛設帶狀物308a中形成第一開口310a，且第一虛設帶狀物308a的第二部分308a_2、第二虛設帶狀物308b以及層間介電層306則由圖案化光阻層312所覆蓋。在此實施例中，第一開口310a具有第一寬度W1介於約500nm至1000nm之間。
    在至少一實施例中，第一虛設帶狀物308a的第一部分308a_1可利用乾蝕刻製程移除。在至少一實施例中，乾蝕刻製程的電源功率(source power)可在約650W至800W，偏壓功率(bias power)約100W至120W，且壓力約60mTorr至200mTorr，利用氯(Cl2)、溴化氫(HBr)、及/或氦(He)作為蝕刻氣體。而後可移除圖案化光阻層312。
    應注意利用乾蝕刻製程以移除第一虛設帶狀物308a的第一部分308a_1時，特別傾向於同時移除層間介電層306_1/306_2鄰近第一虛設帶狀物308a的頂部。因此，若在乾蝕刻第一虛設帶狀物308a的第一部分308a_1之後，可能在層間介電層306_1/306_2中產生凹陷，在層間介電層306_1/306_2中的凹陷會成為後續製程中金屬的容納處，因此增加電路短路及/或裝置失效的可能性。
    在此實施例中，在移除第一虛設帶狀物308a的第一部分時，以圖案化光阻層312覆蓋並保護層間介電層206。在下一個步驟108中，在金屬化學機械研磨製程中，第一虛設帶狀物308a鄰近層間介電層306_1/306_2的第二部分308a_2可更進一步的保護層間介電層306_1/306_2。亦即，發明人所提供之製造CMOS半導體裝置200的方法可製造出在層間介電層306_1/306_2中幾乎沒有凹陷的閘極結構210，因此可完美的隔離相鄰的電晶體，並因而提升裝置性能。
    在第1圖的方法100的部分108中，以第二金屬組成210s填入第一開口310a而形成第3D圖中的結構。在至少一實施例中，第二金屬組成210s可包括P型功函數金屬。在一些實施例中，P型功函數金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)或釕(Ru)。P型功函數金屬的形成可利用ALD、CVD或其他適當的技術。在此實施例中，第二金屬組成210s先大體填入第一開口310p。而後，進行化學機械研磨(CMP)以移除第二金屬組成210s在第一開口310a外的部分。因此，化學機械研磨製程可在達到層間介電層306時停止，且因此提供大體平坦的平面。第二金屬組成210s剩餘的部分稱為P型金屬閘極電極210p的主體部分210b。
    在第1圖方法100的步驟110中，移除第一虛設帶狀物308a的第二部分308a_2以在隔離區206上形成第二開口310b(分別為310b_1及310b_2)，以及藉由移除第二虛設帶狀物308b以形成第三開口310c延伸至層間介電層306中N型主動區204n上，所形成結構如第3E圖。
    在此實施例中，利用閘極間隙物304、層間介電層306及P型金屬閘極電極210p的主體部分210b作為硬罩幕，同時移除第一虛設帶狀物308a的第二部分308a_2以及第二虛設帶狀物308b，以在層間介電層306中形成第二及第三開口310b、310c。在至少一實施例中，第二開口310b與第一開口310a的寬度W1幾乎相同。在另一實施例中，第三開口具有第二寬度W2介於約10nm至30nm，其小於第一開口310a的第一寬度W1。第一寬度W1及第二寬度W2的比例介於約18至30。
    在一些實施例中，可利用濕蝕刻及/或乾蝕刻製程移除第二虛設帶狀物308b及第一虛設帶狀物308a的第二部分308a_2。在至少一實施例中，濕蝕刻製程包括暴露於包含氫氧化銨(ammonium hydroxide)的氫氧化物溶液、稀氫氟酸(HF)、去離子水、及/或其他適當的蝕刻溶液。在其他實施例中，乾蝕刻可在電源功率約650W至800W，偏壓功率在約100W至120W，並利用氯、溴化氫、及氦作為蝕刻氣體，在壓力約60 mTorr至200 mTorr下進行。
    在第1圖方法100的步驟112中，以第一金屬組成210f填入第二及第三開口310b、310c而形成第3F圖所示結構。在一實施例中，第一金屬組成210f可包括N型功函數金屬。在一些實施例中，N型功函數金屬包括鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、或鋯(Zr)。N型功函數金屬的形成可利用ALD、PVD、濺鍍、或其他適合的技術。在此實施例中，第一金屬組成210f先大體填入第二及第三開口310b、310c中。而後，進行CMP製程以移除第一金屬組成210f在第二及第三開口之外的部分。因此，CMP製程可在達到層間介電層306時停止，且因而提供大體平坦的平面。
    在一些實施例中，在隔離區206上第二開口310b中剩餘的第一金屬組成210f稱為P型金屬閘極電極210p的端蓋部分210e。在此實施例中，P型金屬閘極電極210p的端蓋部分210e具有接觸部分以連接至P型金屬閘極電極210p的主體部分210b。在此實施例中，結合P型金屬閘極電極210p的端蓋部分210e以及P型金屬閘極電極210p的主體部分210b，而稱為P型金屬閘極電極210p。在一些實施例中，在第三開口310c中剩餘的第一金屬組成210f稱為N型金屬閘極電極210n。結合P型金屬閘極電極210p及N型金屬閘極電極210n而稱為金屬閘極結構210。
    第4圖為另一種包括金屬閘極結構410的CMOS半導體裝置400的上視圖，其係根據本發明各種實施例，利用包含第3A-F圖的步驟的方法，但其第一開口310a更進一步延伸進入隔離區306中，以形成延伸部分。為了簡化及清楚，在第2圖及第4圖中類似的部分以相同的符號表示。在此實施例中，端蓋部分410e包括第二部分410e_2，以及介於第二部分410e_2與主體部分210b之間的第一部分410e_1，其中第二部分410e_2包括第一金屬組成210f。第一部分410e_1的第一長度L1等於或小於第二部分410e_2的第二長度L2。第二長度L2對第一長度L1的比值介於約1.0至1.5。
    在此實施例中，結合P型金屬閘極電極410p的端蓋部分410e以及P型金屬閘極電極410p的主體部分210b，而稱為P型金屬閘極電極410p。結合P型金屬閘極電極410p以及N型金屬閘極電極410p而稱為金屬閘極結構410。
    應了解CMOS半導體裝置200、400可進行更多的CMOS製程以形成各種元件，如接觸插塞/穿孔、內連線金屬層、介電層、保護層等。
    雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．方法
    102、104、106、108、110、112．．．方法
    200、400．．．半導體裝置
    210、410．．．金屬閘極結構
    202．．．基板
    206．．．隔離區
    204p．．．P型主動區
    204n．．．N型主動區
    200p．．．P型金氧半場效應電晶體
    200n．．．N型金氧半場效應電晶體
    210n、410n．．．N型金屬閘極電極
    210f．．．第一金屬組成
    W2．．．第二寬度
    210b．．．主體部分
    210e、410e．．．端蓋部分
    210s．．．第二金屬組成
    W1．．．第一寬度
    208．．．閘極介電層
    308．．．虛設閘極電極層
    308a．．．第一虛設帶狀物
    306．．．層間介電層
    308b．．．第二虛設帶狀物
    304．．．閘極間隙物
    306_1、308_1、308a_1、410e_1．．．第一部分
    306_2、308_2、308a_2、410e_2．．．第二部分
    306_3．．．第三部分
    310a．．．第一開口
    312．．．圖案化光阻層
    210s．．．第二金屬組成
    210p、410p．．．P型金屬閘極電極
    310b、310b_1、310b_2．．．第二開口
    310c．．．第三開口
    L1．．．第一長度
    L2．．．第二長度
    第1圖為根據本發明各實施例製造一包含金屬閘極結構的CMOS半導體裝置之方法的流程圖。
    第2圖為根據本發明各實施例一包含金屬閘極結構的CMOS半導體裝置的上視圖。
    第3A-3F圖為根據本發明各實施例，在製造的各個階段中，沿著第2圖的a-a線的CMOS半導體裝置的剖面圖。
    第4圖為根據本發明各實施例一包含金屬閘極結構的CMOS半導體裝置的上視圖。
    200．．．半導體裝置
    210．．．金屬閘極結構
    210p．．．P型金屬閘極電極
    210n．．．N型金屬閘極電極
    210b．．．主體部分
    210e．．．端蓋部分
    306_1．．．第一部分
    306_2．．．第二部分
    306_3．．．第三部分
    210f．．．第一金屬組成
    210s．．．第二金屬組成
    208．．．閘極介電層
    206．．．隔離區
    204p．．．P型主動區
    204n．．．N型主動區
    200p．．．P型金氧半場效應電晶體
    200n．．．N型金氧半場效應電晶體
    202．．．基板
    权利要求:
    Claims (10)
    [1] 一種互補式金氧半導體裝置，包括：一基板，包括一隔離區圍繞一P型主動區及一N型主動區；一N型金屬閘極電極，包括在該N型主動區上的一第一金屬組成；以及一P型金屬閘極電極，包括在該P型主動區上的一主體部分，以及在該隔離區上的一端蓋部分，其中該端蓋部分包括該第一金屬組成，且該主體部分包括不同於該第一金屬組成的一第二金屬組成。
    [2] 如申請專利範圍第1項所述之互補式金氧半導體裝置，其中該端蓋部分包括一第一部分及一第二部分，該第一部分設置於該第二部分及該主體部分之間，其中該第二部分包括該第一金屬組成。
    [3] 如申請專利範圍第2項所述之互補式金氧半導體裝置，其中該第一部分的一第一長度等於或小於該第二部分的一第二長度。
    [4] 如申請專利範圍第3項所述之互補式金氧半導體裝置，其中該第二長度對該第一長度的比值介於約1.0至1.5。
    [5] 如申請專利範圍第1項所述之互補式金氧半導體裝置，其中該P型金屬閘極電極的一第一寬度大於該N型金屬閘極電極的一第二寬度。
    [6] 如申請專利範圍第5項所述之互補式金氧半導體裝置，其中該第一寬度對該第二寬度的比值介於約18至30。
    [7] 一種互補式金氧半導體裝置的製造方法，包括：提供一基板，該基板包括一隔離區圍繞一P型主動區及一N型主動區；在一層間介電(ILD)層中，在該P型主動區及該隔離區形成一第一虛設帶狀物，以及在該N型主動區形成一第二虛設帶狀物；移除該第一虛設帶狀物的一第一部分，以在該層間介電層中形成一第一開口延伸至該P型主動區的全部寬度上；以一第二金屬組成填入該第一開口；移除該第一虛設帶狀物的一第二部分，以在該層間介電層中具有一接觸區段連接該第一開口的該隔離區上形成一第二開口，以及移除該第二虛設帶狀物以在該層間介電層中形成一第三開口延伸至該N型主動區的整體長度上；以及以不同於該第二金屬組成的一第一金屬組成填入該第二及第三開口。
    [8] 如申請專利範圍第7項所述之互補式金氧半導體裝置的製造方法，其中該第一開口更進一步延伸進入該隔離區以形成一延伸部分。
    [9] 如申請專利範圍第7項所述之互補式金氧半導體裝置的製造方法，其中該第一開口的一第一寬度大於該第三開口的一第二寬度。
    [10] 如申請專利範圍第9項所述之互補式金氧半導體裝置的製造方法，其中該第一寬度對該第二寬度的比值介於約18至30。
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    US10840149B2|2020-11-17|
    US9508721B2|2016-11-29|
    KR101338830B1|2013-12-06|
    CN102891145A|2013-01-23|
    US20150270269A1|2015-09-24|
    US9070784B2|2015-06-30|
    US20130020651A1|2013-01-24|
    CN102891145B|2015-04-08|
    US20210082772A1|2021-03-18|
    KR20130011904A|2013-01-30|
    TWI485843B|2015-05-21|
    US20170069546A1|2017-03-09|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI719052B|2015-09-23|2021-02-21|南洋理工大學|半導體元件及其製造方法|US4559694A|1978-09-13|1985-12-24|Hitachi, Ltd.|Method of manufacturing a reference voltage generator device|
    JPS61120466A|1984-11-16|1986-06-07|Fujitsu Ltd|Semiconductor light detecting element|
    US5091763A|1990-12-19|1992-02-25|Intel Corporation|Self-aligned overlap MOSFET and method of fabrication|
    US5792703A|1996-03-20|1998-08-11|International Business Machines Corporation|Self-aligned contact wiring process for SI devices|
    DE19612950C1|1996-04-01|1997-07-31|Siemens Ag|Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Herstellung|
    SE513283C2|1996-07-26|2000-08-14|Ericsson Telefon Ab L M|MOS-transistorstruktur med utsträckt driftregion|
    US5804496A|1997-01-08|1998-09-08|Advanced Micro Devices|Semiconductor device having reduced overlap capacitance and method of manufacture thereof|
    US5792681A|1997-01-15|1998-08-11|Taiwan Semiconductor Manufacturing Company, Ltd.|Fabrication process for MOSFET devices and a reproducible capacitor structure|
    US6124189A|1997-03-14|2000-09-26|Kabushiki Kaisha Toshiba|Metallization structure and method for a semiconductor device|
    US6200866B1|1998-02-23|2001-03-13|Sharp Laboratories Of America, Inc.|Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET|
    US6034388A|1998-05-15|2000-03-07|International Business Machines Corporation|Depleted polysilicon circuit element and method for producing the same|
    US6277682B1|1998-08-25|2001-08-21|Texas Instruments Incorporated|Source drain implant process for mixed voltage CMOS devices|
    KR100275741B1|1998-08-31|2000-12-15|윤종용|비휘발성 기억소자의 제조방법|
    US6406987B1|1998-09-08|2002-06-18|Taiwan Semiconductor Manufacturing Company|Method for making borderless contacts to active device regions and overlaying shallow trench isolation regions|
    US6225669B1|1998-09-30|2001-05-01|Advanced Micro Devices, Inc.|Non-uniform gate/dielectric field effect transistor|
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    US6312995B1|1999-03-08|2001-11-06|Advanced Micro Devices, Inc.|MOS transistor with assisted-gates and ultra-shallow “Psuedo” source and drain extensions for ultra-large-scale integration|
    US6187657B1|1999-03-24|2001-02-13|Advanced Micro Devices, Inc.|Dual material gate MOSFET technique|
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